当前位置: 首页 > >

Synopsys实验系列3数字电路仿真

发布时间:

LOGO Synopsys 实验系列3_ 数字电路仿真_VCS ——Verilog Compile Simulator 2010.12.16 LOGO 大纲 1 VCS的简介 2 用VCS模拟仿真的流程 3 仿真的具体流程 4 现场演示 www.themegallery.com LOGO VCS (Verilog Compile Simulator) ? 1、编译型的Verilog模拟器 ? 2、支持OVI标准的Verilog HDL语言、PLI和SDF ? 3、具有目前行业中最高的模拟性能 ? 4、出色的内存管理能力 ? 5、支持千万门级的ASIC设计 www.themegallery.com LOGO VCS (Verilog Compile Simulator) VCS 特点 VCS结合了节拍式算 法和事件驱动算法 a)具有高性能、大规 模和高精度的特点 b)适用于从行为级、 门级、RTL到Sign-Off 等各个阶段的模拟仿真 提供VeraLite、CycleC 等智能验证方法 a)支持混合语言仿真 b)集成了Virsim图形 用户界面 c)提供了对模拟结果 的交互和后处理分析 www.themegallery.com LOGO Synopsys Complete SoC Verification Solution www.themegallery.com LOGO RTL级模拟仿真流程 www.themegallery.com LOGO 门级模拟仿真流程 www.themegallery.com LOGO VCS ? Compiler generates optimized executable simulation ? Simulator 1)Executes user testbench 2)Reports simulation results ? Debugger 1)Text-based: Command Line Interface (CLI) 2) GUI-based: VirSim and DVE www.themegallery.com LOGO VCS中的帮助文档 www.themegallery.com LOGO VCS中的帮助文档 www.themegallery.com LOGO VCS仿真流程 ? Compile Verilog source into an executable simulation % vcs design.v ? Run executable simv to perform simulation % ./simv ? Debug Verilog design www.themegallery.com LOGO VCS仿真流程 ? sources_files 源程序 ? -R : executes simulation binary immediately after compilation ? -Xman=4 : combines all source files into a single file “tokens.v” www.themegallery.com LOGO VCS仿真流程 www.themegallery.com LOGO VCS仿真流程 ? % ./simv [run_time_options] ? run_time_options -s: stops simulation at time 0 www.themegallery.com LOGO VCS仿真流程 www.themegallery.com LOGO 编译所有的 Verilog源文 件,包括测 试文件 VCS仿真流程 www.themegallery.com LOGO VCS仿真流程 VCS生成仿真使用的二进制的测试文件 启动仿真文件开始仿真测试 www.themegallery.com LOGO 仿真结果的 输出 VCS仿真流程 www.themegallery.com LOGO VCS Debugging ? Verilog System Task calls $display、$monitor、$time、$stop、$finish ? VCS CLI(command line interface) ? VCS VirSim ? VCS DVE www.themegallery.com LOGO Invoke CLI www.themegallery.com LOGO Invoke CLI www.themegallery.com LOGO CLI的一些命令 www.themegallery.com LOGO CLI下的简单示例 www.themegallery.com LOGO CLI下的简单示例 www.themegallery.com LOGO CLI下的简单示例 www.themegallery.com LOGO Debug a Verilog design using VirSim ? VirSim概况: ? 是基于 OSF/Motif 的图形化仿真调试系统 ? 利用 Virsim与 VCS交互式的工作方式可以在模 拟的过程中显示仿真结果 ? 结果可以存到一种叫做 VCD+的文件中 ? 支持三种基本的调试方式:波形、结构和代码 ? 支持标准 Verilog 的所有函数、语法、系统调 用和编程语言接口 www.themegallery.com LOGO VirSim两种运行方式 ? Interactive mode (交互模式) 允许实时的控制仿真的进行,允许在模拟 的过程中改变寄存器的值或者设置,这些改变 会实时



友情链接: